《Design Rules in a Semiconductor Foundry》这本书太经典了，《Design Rules in a Semiconductor Foundry》：一本真正站在晶圆厂视角写出的设计规则全书，接下来的一段时间我将为大家分享其中的经典知识，该书共831页，已收录至学芯屋知识星球，该知识星球后续会分享更多国内外半导体行业经典书籍及报告，欢迎感兴趣的朋友加入～

本篇文章我们来聊聊enclosure，在所有设计规则（Design Rules）中，Enclosure Rule 是良率与可靠性最敏感、最容易导致 Catastrophic Fail 的规则之一。它规定了：

下层图形（如 Via／Contact）必须被上层金属或多晶硅“包围”（Enclose）到一定尺寸。

简单来说：

Via 必须被金属牢牢盖住。只要露一点点边，就可能变成电路里的“定时炸弹”。

01｜什么是 Enclosure？

Enclosure Rule（包围规则）要求：

当一个较小的图形（如 Contact、Via）连接到一个更大的图形（如 Metal、Poly）时，较大的图形必须对较小的图形提供一个“安全边界”。

常见形式包括：

• Via enclosure by Metal：金属必须在 Via 四周延伸 ≥ 某个最小值。
  
• Contact enclosure by Poly/Active：Poly 或扩散区必须完全覆盖 Contact，不得出现“侧漏”。
  
• Multiple enclosure types：
  
  
  
• over-enclosure（四周包围）
  
• single-side extension（只对一侧有特殊要求）
  
• enclosure by shape（不规则图形的特殊规则）
  

不同制程节点（40nm、28nm、14nm、FinFET）中，Enclosure 的定义与要求会因为 overlay、etch、CMP 等工艺差异而不断演进。

02｜为什么 Enclosure 这么重要？

Enclosure Rule 直接针对晶圆厂最难控制、最容易导致致命缺陷的几个环节：Overlay、刻蚀偏差、CD Variation、Litho Edge Error。

只要包边量不足，就可能出现以下问题：

（1）Overlay Misalignment → Via 露边 → 短路/开路

光刻对准永远不可能完美，不管多先进的扫描机，都存在overlay 误差。

如果金属没有足够的 Enclosure：

✔ Via 会部分暴露

✔ 接点有效面积减少 → 电阻飙升

✔ 严重时直接开路（open fail）

(2) 刻蚀偏移（Etch Bias）造成金属变窄

金属图形在刻蚀后会比设计的更窄，如果原本再“刚好贴边”，最终就会出现：

• Via 露出侧壁
  
• Via 只落在金属的一部分
  
• 连接电阻不稳定
  
• Long-term reliability failure
  

这类问题常带来intermittent fail，测试偶尔 fail，温度 sweep 时 fail，更难调试。

(3) Via Reliability：TDDB / EM / Voiding 风险上升

当 Via 与 Metal overlap 不够时，局部电流密度会被“挤压”，导致：

• 电迁移（Electromigration）
  
• 热热点（local Joule heating）
  
• 介质击穿（TDDB）
  
• Via Bottom / Sidewall 的 voiding
  

长期来看会形成慢性可靠性退化，测试通过但使用几年后失效。这是晶圆厂最担心的模式，因此 enclosure 规则通常非常严格。

(4) CMP/Deposition Variation：Via 上方金属变薄

CMP 会让金属厚度因 pattern density 不均而变动，如果金属边缘本来就不够宽：

✔ 上方金属变薄

✔ Via 上盖厚度不均

✔ 电阻上升

✔ EM fail 提前出现

这就是为什么先进制程里 enclosure 要求越来越大（尤其 M0/M1 层）。

03｜为什么 enclosure 违规比 spacing/width 更可怕？

• Spacing 违规 → 可能短路

• Width 违规 → 可能开路

• Enclosure 违规 → 两者都有可能，并且难检测

而且 enclosure 违规造成：

● 随机性强（stochastic failure）

Overlay、EPE、etch 是统计分布，因此 enclosure 不足会产生概率型失效。

● 时序温度敏感

低温没问题，高温 fail；或者高频 fail，低频 pass。

● 可靠性风险

产品出厂没问题，但两年后出现 field return。

晶圆厂在良率分析中最头疼的往往就是 enclosure 相关问题。

04｜现代工艺中 Enclosure Rule 的复杂化：从 65nm 到 FinFET

• 65nm – 40nm：简单的“via 四周 ≥ XX nm”。

• 28nm – 16nm：加入金属形状、方向的差异，出现：

• different enclosure for different directions
  
• via-array special enclosure
  
• corner cut rules
  

• 14nm / FinFET：Enclosure 已经和以下因素强关联：

• Cut-Mask patterning
  
• SADP/SAQP lithography
  
• Min enclosure varies by shape
  
• Via must enclose on track-based routing
  

这也是为什么设计工具必须依赖 Foundry 的最新 DRC Deck。

学芯屋总结：Enclosure Rule 是连接世界的最小安全边界

在芯片布局里，一个 Via 可能看上去只是一个小小的方框，但 Enclosure Rule 告诉我们，它背后承受的是：

• 光刻偏差
  
• 刻蚀误差
  
• CMP 不均
  
• 电迁移
  
• 热应力
  
• 长期老化
  

任何一个因素都可能把它“撕开一角”。而 Enclosure 的职责，就是确保它在这些工艺不确定性中依旧“稳稳接住信号”。在所有 DRC 中，它是最小、却也最关键的那条线。