DDR（Double Data Rate SDRAM）即双倍数据速率同步动态随机存取存储器，是一种高性能的内存技术，广泛应用于计算机系统中。目前DDR技术已经发展到了DDR5，数据速率范围为3200-6400MT/s，部分规格甚至更高，如8800MT/s。DDR5单颗内存Die的最大容量从DDR4的16Gb提升到64Gb，这使得单个内存模块的容量大幅提升，满足了大数据和高性能计算的需求。本文目录
DDR原理框图
DDR初始化
DDR延迟（Latency）
WL和tDQSS如何影响内存性能？
1. DDR原理框图
DDR的核心特性之一是双沿传输，即在时钟信号的上升沿和下降沿均进行数据传输。这使得DDR在每个时钟周期内可以传输两次数据，而传统的SDRAM仅在时钟上升沿传输一次数据，因此DDR的数据传输速率是SDRAM的两倍。预取（Prefetch）是DDR的另一关键技术。预取技术允许DDR内存在一个时钟周期内从存储单元中提取多个数据位。这些数据位被暂存到一个内部缓冲区（通常是片上缓冲区），然后在需要时一次性传输到内存控制器。这种机制减少了内存访问的延迟，并提高了数据传输的效率。下面这张图展示了DDR内存控制器的复杂架构，包括控制逻辑、地址生成、存储阵列、数据路径、读取和写入操作、时钟和同步、数据总线等多个关键部分。这些组件协同工作，实现了对DDR内存的高效管理和控制。
2. DDR初始化
在系统上电后，ASIC/FPGA/处理器中的DDR控制器会从复位状态中释放，并自动执行上电与初始化序。具体步骤如下：
- 发出模式寄存器设置（MRS）命令并加载模式寄存器，这些寄存器会按照特定顺序被编程，以设置DRAM的运行参数
- 执行ZQ校准（ZQ Calibration，ZQCL），用于调整DQ引脚的阻抗以匹配外部参考电阻，从而优化信号完整性
在完成上述步骤后，内存控制器和PHY（物理层）会执行进一步的读/写训练，以确保时钟和数据选通信号（DQS）在DRAM上正确对齐，并计算出DRAM的正确读写延迟。通过以上步骤，DDR内存模块能够获取其运行所需的频率、CAS延迟（CL）、CAS写入延迟（CWL）等关键参数，从而进入准备好进行数据读写操作的状态。
3. DDR延迟（Latency）
DDR延迟（Latency）是衡量DDR内存性能的重要参数，它直接影响内存响应速度和数据传输效率。DDR延迟主要涉及读取延迟（Read Latency，RL）和写入延迟（Write Latency，WL）。
1. 读取延迟（Read Latency，RL）
读取延迟是指从内存控制器发送读取命令到内存开始输出第一个数据所需的总时钟周期数。RL值由以下参数决定：- CAS延迟（CAS Latency，CL）：CAS延迟是内存响应读取命令所需的时钟周期数。它是内存模块的固有特性，通常由内存规格决定。
- 额外延迟（Additional Latency，AL）：额外延迟是内存控制器在CAS延迟之外添加的延迟，用于优化时序和信号完整性。AL值通常为0、1或2，具体值可以通过模式寄存器设置（MRS）命令配置。
2. 写入延迟（Write Latency，WL）
写入延迟是指从内存控制器发送写入命令到内存实际开始写入数据所需的总时钟周期数。WL值由以下参数决定：- CAS写延迟（CAS Write Latency，CWL）：CAS写延迟是内存响应写入命令所需的时钟周期数。它类似于CAS延迟，但用于写入操作。
- 额外延迟（Additional Latency，AL）：与读取延迟中的AL类似，写入操作中的AL值也可以通过MRS命令配置。
3. 延迟对系统性能的影响
- 延迟越小，响应速度越快：较低的延迟意味着内存能够更快地响应读取和写入命令，从而提高系统的整体响应速度。
- 延迟与带宽的权衡：虽然低延迟可以提高响应速度，但过低的延迟可能会导致内存带宽的降低。因此，需要根据具体应用需求进行权衡。
4. WL和tDQSS如何影响内存性能？
在DDR内存系统中，写入命令和DQS（数据选通信号）的第一个上升沿之间的时间关系由写入延迟（WL）和tDQSS参数共同决定。具体来说，tDQSS（Write Command to the first corresponding rising edge of DQS）表示写入命令与DQS的第一个上升沿之间的时间差。
1. WL对内存性能的影响
- 定义：WL是内存从接收到写入命令到实际开始接收数据的延迟时间，由CAS写延迟（CWL）和额外延迟（AL）组成，即WL=CWL+AL。
- 延迟增加：较高的WL意味着内存需要更多的时间来响应写入命令，这会增加系统的延迟，降低即时响应能力。
- 带宽优化：较高的WL通常与更高的内存频率和更大的突发长度相结合，从而提高内存的带宽。因此，在需要高带宽的应用中（如图形处理和大数据分析），较高的WL可能是可接受的。
- 系统设计灵活性：较高的WL为内存控制器提供了更多的时间来准备数据，这在某些复杂的系统设计中可能更有利。
2. tDQSS对内存性能的影响
- 定义：tDQSS是写入命令与DQS信号第一个上升沿之间的时间差，规范要求其范围通常为±0.25个时钟周期。
- 信号完整性：tDQSS的调整是写入均衡（Write Leveling）过程的一部分，用于确保DQS信号与CK（时钟信号）的边沿对齐。如果tDQSS超出规范范围，可能会导致数据写入错误。
- 写入可靠性：通过调整tDQSS，可以补偿由于PCB布线、信号衰减和时钟抖动等因素引起的偏差（skew），从而确保数据在内存中可靠地写入。
- 性能优化：正确的tDQSS调整可以优化内存的写入性能，确保在高速数据传输中保持稳定的性能表现。
3. tDQSS测试与调整
- 写入均衡（Write Leveling）：为了确保tDQSS满足规范要求，DDR内存系统通常会进行写入均衡训练。写入均衡通过动态调整DQS信号的延迟，使DQS信号与CK信号的边沿对齐，从而补偿信号传输中的偏差，以确保每个DRAM芯片的tDQSS都处于规范范围内。
- 训练过程：内存控制器会发送一系列DQS脉冲，并根据DRAM返回的采样值调整DQS延迟，直到tDQSS满足规范要求。
总结
在DDR内存系统中，写入命令和DQS的第一个上升沿之间的时间关系由WL和tDQSS共同决定。tDQSS是一个关键的时序参数，用于确保数据在正确的时序内被写入内存。通过写入训练，可以调整DQS信号的延迟，以满足tDQSS的要求。
