- 芯片设计从RTL到GDSII的全流程是一个复杂且多阶段的过程，涉及功能设计、物理实现、验证和制造准备。
- 最终目标是在性能（Performance）、功耗（Power）、面积（Area）（PPA）之间取得最佳平衡。
1. 规划和设计阶段（Planning and Design）
目标：定义芯片架构、模块划分及设计约束，确保可行性。
1.1 需求分析与规格制定
- 功能需求：明确芯片用途（如AI加速、5G基带）、性能指标（算力、延迟、带宽）。
- 工艺选择：根据功耗和性能选择工艺节点（如TSMC 3nm、Samsung 4LPP）。
- 设计规范文档：包含模块接口、时钟域、电源域、IP集成要求等。
1.2 系统架构设计
- 模块划分：划分CPU核、GPU、NPU、SRAM、I/O控制器等，定义互连架构（如NoC、AXI总线）。
- 功耗预算：动态功耗（动态开关活动）和静态功耗（漏电）的分配，例如CPU核占40%，SRAM占30%。
- 面积估算：基于模块复杂度预测芯片尺寸（如10mm²@5nm）。
1.3 IP选型与集成
- 第三方IP：选择已验证的IP（如ARM Cortex-A78、LPDDR5控制器），评估兼容性（电压域、接口协议）。
- 内部IP复用：复用已有模块（如加密引擎），减少开发周期。
1.4 工具与流程规划
- EDA工具链：Synopsys（Fusion Compiler、PrimeTime）、Cadence（Innovus、Genus）、Mentor（Calibre）。
- 版本控制：使用Git管理RTL代码和设计文档，制定迭代里程碑。
2. RTL设计（RTL Design）
目标：实现功能正确且可综合的RTL代码。
2.1 RTL编码
- 语言：Verilog/SystemVerilog为主，VHDL为辅，遵循可综合编码规范（避免不可综合语法）。
- 模块化设计：层次化设计（Top-Down），例如将SoC划分为子系统（CPU Cluster、PCIe Subsystem）。
- 同步设计：统一使用时钟上升沿触发，避免组合逻辑环路。
2.2 功能验证
- 仿真平台：基于UVM搭建验证环境，集成断言（SVA）和覆盖率收集。
- 定向测试：验证关键功能（如中断处理、DMA传输）。
- 随机测试：通过约束随机生成激励，覆盖边界条件（如FIFO溢出）。
- 覆盖率目标：代码覆盖率（100% Line/Branch）、功能覆盖率（关键场景覆盖95%+）。
2.3 形式验证
- 等价性检查：使用Synopsys VC Formal验证RTL与参考模型的一致性。
- 属性检查：验证关键协议（如AXI握手信号）是否满足时序要求。
2.4 早期功耗分析
- 工具：Ansys PowerArtist、Cadence Joules。
- 方法：基于仿真活动数据（SAIF/VCD）估算动态功耗，识别高功耗模块。
3. 综合与优化（Synthesis and Optimization）
目标：将RTL转换为优化的门级网表，满足PPA目标。
3.1 逻辑综合流程
- 输入文件：RTL代码、工艺库（.lib）、设计约束（SDC）。
- Translation：将RTL转换为通用布尔逻辑（GTECH网表）。
- Optimization：根据约束（如时钟频率、面积）进行逻辑重组（Flattening/Structuring）。
- Mapping：映射到工艺库单元（如NAND2X1、DFFRNQ）。
- 输出：门级网表（.v）、时序约束（SDC）、面积/功耗报告。
3.2 设计约束（SDC）
- 时钟定义：
create_clock -period 2 [get_ports clk]。 - 输入/输出延迟：
set_input_delay 0.5 [get_ports data_in]。 - 例外路径：
set_false_path -from [get_clocks clkA] -to [get_clocks clkB]。
3.3 DFT（可测试性设计）
- 扫描链插入：工具自动插入扫描触发器（Scan FF），形成链式结构。
- MBIST：为存储器添加内建自测试逻辑，生成测试向量。
- ATPG：生成制造测试用的故障覆盖率向量（Stuck-At、Transition Faults）。
3.4 挑战与解决
- 时序违例：通过调整约束或优化逻辑结构（如路径重组、插入流水线）。
- 面积过大：启用资源共享（Resource Sharing）或工艺库降级（使用低驱动强度单元）。
4. 布局设计（Layout Design）
目标：确定单元和宏模块的物理位置，优化时序和布线。
4.1 布局规划（Floorplan）
- 芯片形状：根据封装要求（如BGA引脚分布）确定长宽比。
- 宏模块放置：手动固定大模块（如SRAM、模拟IP），避免布线拥塞。
- 全局网格：设计多层金属的VDD/GND网格，降低IR Drop。
- 去耦电容：在关键模块周围插入Decap Cell，抑制电源噪声。
4.2 标准单元布局（Placement）
- 工具算法：基于Timing-Driven/Congestion-Driven的布局算法（如Euler方法）。
4.3 时钟树综合（CTS）
- 结构设计：H-Tree、X-Tree或平衡缓冲器链，减少时钟偏斜（Skew < 10ps）。
- 低功耗技术：时钟门控（Clock Gating）动态关闭闲置模块时钟。
5. 布线设计（Routing Design）
目标：完成信号线和电源线的物理连接，确保信号完整性。
5.1 全局布线（Global Routing）
- 任务：将网表分解为全局布线单元（G-Cell），规划大致路径。
- 拥塞分析：通过热力图识别拥塞区域，调整布局或绕线策略。
5.2 详细布线（Detailed Routing）
- 金属层分配：低层金属（M1-M3）用于局部布线，高层金属（M4+）用于长距离互联。
- 设计规则：遵守线宽、间距、通孔覆盖规则（如TSMC DRC规则）。
- 天线效应修复：插入跳层（Layer Hopping）或反向二极管（Antenna Diode）。
5.3 信号完整性优化
- 串扰（Crosstalk）：增加间距、插入Shield Wire（接地线）或Buffer。
- IR Drop：优化电源网络密度，增加局部电源触点（Via）。
- 电迁移（EM）：加宽高电流路径的金属线（如电源线、时钟线）。
6. 物理验证（Physical Verification）
目标：确保版图符合制造规则和设计意图。
6.1 DRC（设计规则检查）
- 工具流程：Calibre DRC加载工艺厂提供的规则文件（.rul），生成错误报告。
6.2 LVS（版图与原理图对比）
- 步骤：提取版图网表（SPICE），与门级网表对比连接关系。
- 常见错误：短路（Short）、开路（Open）、器件尺寸不匹配。
6.3 ERC（电气规则检查）
- 检查内容：浮空节点、孤立的电源/地线、静电放电（ESD）路径。
6.4 修复策略
- 自动修复：工具自动调整违例（如金属填充满足密度规则）。
7. 后端仿真（Back-End Simulation）
目标：基于实际版图参数验证时序和功耗。
7.1 寄生参数提取（Parasitic Extraction）
- 方法：基于工艺的RC模型（如3D场求解器），生成SPEF文件。
- 精度分级：QRC（Quick Extraction）用于早期分析，StarRC（Sign-off级）用于最终签核。
7.2 时序签核（STA Sign-off）
- 流程：PrimeTime加载SPEF和SDC，分析所有时序路径（Setup/Hold）。
- 关键路径：插入Buffer、调整驱动强度或重新布线。
- 时钟不确定性：优化时钟树或调整约束（如降低时钟频率）。
7.3 功耗签核
- 动态功耗：基于开关活动文件（SAIF）计算翻转功耗。
- 工具：Ansys Redhawk用于IR Drop和电迁移分析。
8. GDSII生成（GDSII Generation）
目标：输出最终版图文件供晶圆厂制造。
8.1 数据转换
- 格式转换：将设计工具内部数据库（如Cadence OA）转换为GDSII二进制格式。
- 层次结构：保留版图层（Layer）、文本标注（Label）、单元引用（Cell Reference）。
8.2 最终检查
- 层映射表：提供GDSII层号与工艺层的对应关系（如M1对应层号11）。
8.3 交付文件
- 配套文档：工艺说明、IP使用协议、测试向量（ATPG）。
9. 制造和生产（Manufacturing and Production）
目标：完成芯片流片、测试及量产。
9.1 掩模制作
- 光刻掩模：根据GDSII生成数十层掩模（如金属层、通孔层、掺杂层）。
- OPC（光学邻近校正）：修正光刻过程中的图形畸变（如线端缩短）。
9.2 试生产（Tape-out）
- 工程样品：生产少量芯片（如100片），进行硅后验证。
- 功能测试：使用ATE（自动测试设备）验证逻辑功能。
- 可靠性测试：HTOL（高温寿命测试）、ESD测试。
9.3 量产
- 良率提升：通过工艺调整（如曝光参数优化）提升良率至95%+。
- 封装：根据应用选择封装形式（如FCBGA、WLCSP）。
- 交付：通过供应链分发至客户（如手机厂商、数据中心）。
工具链示例
- RTL设计：VCS（仿真）、Verilator（开源仿真）、SpyGlass（代码检查）。
- 综合：Synopsys Design Compiler（DC）、Cadence Genus。
- 物理设计：Cadence Innovus（布局布线）、Synopsys IC Compiler（ICC2）。
- 签核：PrimeTime（STA）、Mentor Calibre（DRC/LVS）、Ansys Redhawk（功耗/IR）。
