堆叠封装（Stacked Packaging），是一种将多个芯片垂直堆叠在一起，通过微型互连方式（如TSV、RDL、微凸点等）实现高密度集成的封装技术。与传统的二维封装相比，堆叠封装具有更小的占板面积、更短的信号路径和更高的带宽密度，因此在高性能计算、移动设备、存储和AI领域越来越受到青睐。

01 封装堆叠（Package Stacks）

封装堆叠通过垂直堆叠封装体来实现。因此，其优缺点与芯片叠层封装正好相反。封装堆叠方法将完成测试的封装体相堆叠，在某个封装体测试不合格时，可轻松地将其替换为功能正常的封装体。因而，其测试良率相比芯片叠层封装更高。然而，封装堆叠尺寸较大且信号路径较长，这导致其电气特性可能要劣于芯片叠层封装。

通常，上层封装体主要包括由半导体存储器公司生产的存储器芯片，而下层封装体则包含带有移动处理器的芯片，这些芯片由无晶圆厂的设计公司设计，并由晶圆代工厂及外包半导体组装和测试（OSAT）设施生产。由于封装体由不同厂家生产，因此在堆叠前需进行质量检测。即使在堆叠后出现缺陷，只需将有缺陷的封装体替换成新的封装体即可。因此封装堆叠在商业层面具有更大益处。

02 芯片堆叠（Chip Stacks）

将多个芯片封装在同一个封装体内时，既可以将芯片垂直堆叠，也可以将芯片水平连接至电路板。考虑到水平布局可能导致封装尺寸过大，因而垂直堆叠成为了首选方法。相比封装堆叠，芯片堆叠封装尺寸更小，且电信号传输路径相对更短，因而电气特性更优。然而，若在测试中发现某个芯片存在缺陷，则整个封装体就会报废。鉴于此，芯片堆叠封装的测试良率较低。

03 硅通孔（TSV）

硅通孔是一种通过在硅片上钻孔来容纳电极的芯片堆叠技术。相比采用传统引线方法实现芯片与芯片（Chip-to-Chip）互连或芯片与基板（Chip-to-Substrate）互连，硅通孔通过在芯片上钻孔并填充金属等导电材料来实现芯片垂直互连。尽管使用硅通孔进行堆叠时使用了芯片级工艺，但却采用晶圆级工艺在芯片正面和背面形成硅通孔和焊接凸点（Solder Bump）。由此，硅通孔被归类为晶圆级封装技术。

硅通孔封装的主要优势在于性能优越且封装尺寸较小。如图2所示，使用引线键合的芯片堆叠封装利用引线连接至各个堆叠芯片的侧面。由于堆叠芯片以及连接引脚（Pin）的数量增加，引线变得更加复杂，而且也需要更多空间来容纳这些引线。相比之下，硅通孔芯片堆叠则不需要复杂的布线，因而封装尺寸更小。

硅通孔封装也具有良好的电气特性。当从一个芯片向其下方的芯片发送电信号时，硅通孔封装使得信号能够直接向下传输。相反，如果使用引线键合封装，则信号会先向下传输至基板，随后再向上传输至芯片，因而信号传输路径要长得多。如图2所示的引线芯片堆叠，芯片中心无法进行引线连接。相反，硅通孔封装可在芯片中心钻孔，形成电极，并与其他芯片连接。与引线连接不同，硅通孔封装可大幅增加引脚数量。